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防止毛刺的时钟切换电路的设计思想

时间:2020-12-25 01:23
本文摘要:为了更好地将sel分成双路,而且clk0/clk1务必各自gating,那麼能够将mux逻辑性用and/or设计方案出去,以下:    自然此Mux电路还能够用2个or加上一个and来搭建,都能够。以下:    但是,这时放入即时DFF的地区就多了一个自由选择,假如必需在G0,G1放入即时DFF,clk0和clk1的gating時间顺序不确定,還是有可能再次出现毛刺。

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之前有一篇文章描绘了时钟变换的情况下毛刺(glitch)带来的伤害,及其怎样设计方案防止毛刺再次出现的时钟变换电路。可是没提到电路设计方案的设想究竟是从哪里而来的呢?,大伙儿看过以后告知必需用这一电路,可是倘若不要看本文,自身由头设计方案還是找不到方向。

  在这儿,换此外一个视角,根据电路设计方案方法来诠释防止毛刺时钟变换电路的设计理念。  期待看了以后,无须参考文章内容就必须自身设计方案出有这一电路。  针对一个时钟变换电路,輸出2个多线程时钟clk0、clk1,及其一个自由选择数据信号sel。

  (1)假定不充分考虑glitch,必需用以Mux就可以顺利完成切频。电路以下:    因为clk0/clk1/sel中间是多线程关联,时钟变换不容易再次出现在给出時刻,有一定的几率不容易再次出现glitch.glitch的伤害文章内容里早就简述,这儿依然不断。  (2)因为sel和clk0和clk1全是不即时的,我们可以从sel即时的方位需从,倘若sel务必和clk0和clk1进行即时,那麼sel必需分成双路,一个和clk0即时,一个和clk1即时,即时以后的sel信号再作和clk0/clk1gating一起,就可以让难题流于形式。为了更好地将sel分成双路,而且clk0/clk1务必各自gating,那麼能够将mux逻辑性用and/or设计方案出去,以下:    自然此Mux电路还能够用2个or加上一个and来搭建,都能够。

注意G0和G1二点便是各自对clk0和clk1进行gating.未来不容易在G0/G1点放入即时DFF.  (3)将上边电路拆下来出两一部分,一部分电路根据sel造成sel 和sel-双路,另一部分电路是gatingmux电路,以下:    只务必将sel-接入G0,sel 接入G1便是一个mux电路。将电路分离出来,是为了更好地此前方法功能拆换。  (4)将part0电路换成某种意义作用的携带系统对的人组电路(为什么要那样保证,属于电路设计方案判断力和方法)。

至少见携带系统对的电路是RS触发器,因而能够将part0换成以下电路。    (5)将part0_a或是part0_b拆换part0电路,作用稳定。以下:    但是,这时放入即时DFF的地区就多了一个自由选择,假如必需在G0,G1放入即时DFF,clk0和clk1的gating時间顺序不确定,還是有可能再次出现毛刺。

而在s0和s1一处放入即时  DFF,恰好运用系统对,让时钟变换依照安全系数的次序进行:  (a)。先gating寄住以前自由选择的时钟  (b)。随后再作释放压力将要自由选择的时钟  在(a)和(b)中间,键入时钟依然全是违宪情况(针对2and 1or的mux而言,违宪情况就是0)  (6)依照上边的剖析,得到 电路以下:    注意几个方面:  (1)对s0放入的DFF务必用clk0做为时钟,针对s1放入的DFF务必用clk1做为时钟。

  (2)后一级的DFF必需用以clock上升沿,由于是用AND门进行gating(假如用降低沿,则更非常容易经常会出现毛刺)。假如换成两个OR 一个AND的MUX,则必需用降低沿。  (3)必需放入二级DFF防止metalstable,前一级可以用降低沿,还可以用上升沿,用降低沿是为了更好地省时省力。  (4)全部的DFF废黜值都是0,即让clk_out正处在违宪情况。

  (5)必需合乎先gating后释放压力的次序,假如不符,能够在G0/G1处各放入一个反相器。(用part0_b加上part1的情况下务必放入反相器,如下图)    (6)加上各有不同的part0电路和part1电路,历经稍稍修改,都能够顺利完成防止毛刺切频电路的设计方案。


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